CURS PDN

Circuite logice elementare

3.1. Circuite logice elementare cu

componente discrete

n funcie de tipul de componente discrete care intr n structura circuitului respectiv, distingem circuite logice elementare cu componente discrete pasive, respectiv active.

3.1.1. Circuite logice elementare cu componente pasive

Acest tip de circuite logice utilizeaz numai componente pasive, adic componente de circuit care nu posed capacitatea de a amplifica semnalul aplicat la intrare. Dintre acestea, componentele de circuit cele mai utilizate sunt diodele i rezistenele.

3.1.1.1. Circuitul logic I (AND)

pasiv

Circuitul logic I (AND) pasiv are schema din figura 3.1 i tabelul de adevr tab. 3.1

Funcionare:

Considernd diodele D1 i D2 ideale. Astfel, pentru combinaia logic de intrare x2x1=00 (prima linie a tabelului de adevr), VI1=VI2=0V i, practic, catozii celor dou diode sunt ca i legai la mas, vezi schema echivalent din fig. 3.2 a.

Cele dou diode sunt direct polarizate i conduc pe traseul +E, R, D1//D2, mas, la bornele lor regsindu-se tensiunea de prag a unei diode ideale, deci V0=0. Rezult y=0 logic.

Pentru combinaia de intrare x2x1=01 (a doua linie a tabelului de adevr), VI2=0, VI1=+E, deci catodul diodei D2 rmne conectat la mas, iar cel al diodei D1 se conecteaz la +E, fig. 3.2 b. Dioda D2 conduce ca i n cazul precedent, n timp ce D1, avnd catodul conectat la potenialul cel mai pozitiv al schemei, este blocat. Evident, V0=0 i y=0 logic.

Pentru x2x1=10 este valabil tot schema echivalent din fig. 3.2 b n care rolul diodelor D1 i D2 se inverseaz. Rezultatul este y=0 logic.

n sfrit, pentru x2x1=11, vom avea: VI1=VI2=+E, i ambele diode vor fi conectate cu catozii la +E, fig. 3.2 c, deci vor fi blocate. Potenialul +E se transfer la ieire prin rezistena R, deci V0=+E i y=1 logic. S-a verificat astfel ca tab 3.1reprezint tabelul de adevr al funciei I (AND).

3.1.1.2. Circuitul logic SAU (OR)

pasiv

Circuitul logic SAU (OR) pasiv are schema din fig. 3.3 i tabelul de adevr tab. 3.2.

Funcionare:

Pentru combinaia logic de intrare x2x1=00, deci VI1=VI2=0V, anozii celor dou diode sunt practic conectai la potenialul masei, aa cum rezult din schema echivalent din fig. 3.4 a. ntruct nu exist nici o diferen de potenial n schem, prin rezistena R nu circul curent i, prin urmare, V0=0V, deci y=0 logic.

Pentru x2x1=01, deci VI2=0V i VI1=+E, dioda D2rmne conectat cu anodul la mas, n timp ce D1 se conecteaz cu anodul la +E, fig. 3.4 b. Dioda D1 vaconduce pe traseul: +E, D1, R, mas i fiind ideal, peea nu cade nimic. ntreaga cdere de tensiune se regsete la bornele rezistenei R, blocnd dioda D2 i genernd la ieirea schemei tensiunea V0=+E, deci y=1 logic.

Combinaia de intrare x2x1=10 produce o situaie similar celei anterioare, fig. 3.4 b, poziia diodelor inversndu-se. Rezult y=1 logic.

Pentru x2x1=11, vom avea VI1=VI2=+E i ambele diode vor fi conectate cu anozii la +E, fig. 3.4 c, deci vor conduce i vor transfera potenialul +E la ieire. Rezult V0=+E i y=1 logic.

S-a verificat astfel faptul c tab. 3.2 este tabelul de adevr al funciei SAU (OR).

3.1.2. Circuite logice elementare

cu componente active

Acest tip de circuite logice conin i elemente active de circuit (tranzistoare) care, dup cum se tie, sunt capabile s amplifice un semnal.

3.1.2.1. Circuitul logic NU (NOT)

Circuitul logic NU (NOT) are schema din fig. 3.5 i tabelul de adevr tab. 3.3.

Funcionare:

Cnd x=0, VI=0V i borna de intrare a circuitului este conectat la mas, fig. 3.6 a.

Baza tranzistorului este conectat la mas printr-o rezisten echivalent RB=RB1//RB2, deci VBE=0 i tranzistorul T este blocat. Potenialul +VCC se transfer la ieire prin Rc i V0=+VCC, deci y=1 logic.

Pentru x=1, VI=+VCC i ne aflm n situaia schemei echivalente din fig. 3.6 b. Divizorul RB1, RB2 este astfel dimensionat nct VBE0,7V, deci tranzistorul T este saturat i VCE=V00,1V. Rezult y=0 logic.

3.1.2.2. Circuitul logic I-NU

(NAND) Circuitul logic I-NU (NAND) prezint schema din fig.

3.7, obinut prin conectarea n cascad a unui circuit I (AND) pasiv i a unui circuit NU (NOT).

Tabelul de adevr, tab. 3.4, se obine din tab. 3.1. al funciei I (AND), modificat n sensul negrii valorilor logice din coloana funciei.

3.1.2.3. Circuitul logic SAU-NU

(NOR) Circuitul logic SAU-NU (NOR), fig. 3.8, se obine prin

conectarea n cascad a circuitului SAU (OR) din fig. 3.3 cu circuitul NU (NOT) din fig. 3.5.

Tabelul de adevr 3.5 se obine din tab. 3.2 prin negarea valorilor logice din coloana funciei de ieire y.

3.2. Circuite logice elementare

integrate

n prezent, circuitele logice se realizeaz aproape n exclusivitate sub form de circuite integrate. Dup tehnologia utilizat, circuitele logice integrate se pot clasifica n circuite realizate n tehnologie bipolar, respectiv unipolar (MOS).

3.2.1. Circuite logice integrate realizate n tehnologie bipolar

Circuitele logice integrate realizate n tehnologie bipolar au cunoscut n decursul timpului mai multe tipuri de structuri de baz cum ar fi: RTL, DTL, TTL, HTTL, etc.

3.2.1.3. Familia TTL standard

Familia TTL standard este una dintre cele mai rspndite categorii de circuite logice integrate pe scar mic i medie.

Reprezentantul de baz al acestei familii, cu ajutorul cruia pot fi generate toate funciile logice, este poarta I-NU (NAND).

3.2.1.3.1. Poarta NAND - TTL

Poarta NAND TTL prezint schema din fig. 3.11 a, simbolul logic din fig. 3.11 b i tabelul de adevr - tab. 3.8.

Diodele D1 i D2 protejeaz tranzistorul multiemitor T1 mpotriva eventualelor tensiuni negative ce pot aprea pe intrri n timpul regimurilor tranzitorii. n regim staionar ele nu au nici un fel de importan, motiv pentru care vor fi ignorate n continuare.

Tranzistorul multiemitor T1 asigur curentul de baz necesar tranzistorului defazor T2 care comand etajul final de tip totem pole (n contratimp) realizat cu tranzistoarele T3 i T4. Acest tip de etaj final permite obinerea unor timpi de propagare redui, o cretere a imunitii la perturbaii a porii i o scdere a rezistenei de ieire a acesteia (15 n stare "L" i 70 n stare "H").

Funcionare:

nlocuind jonciunile tranzistorului multiemitor T1 cu diode, schema din fig. 3.11 a se transform de maniera din fig. 3.12.

Se observ uor c circuitul din fig. 3.12 este format dintr-un I-pasiv (realizat de diodele DBE11, DBE12 i rezistena R1), urmat de un inversor (realizat cu tranzistoarele T2, T3 i T4).

ntr-adevr, exceptnd DBC1 care are rol de deplasare de nivel i reamintind faptul c semnalul din colectorul unui tranzistor evolueaz n antifaz fa de cel din baz i emitor, observm c o cretere a nivelului semnalului din B2 va antrena o scdere a nivelului n B4 i - implicit - n y, simultan cu o cretere a nivelului n B3 i o scdere a acestuia n y. Concluzionnd, creterea nivelului n B2 conduce la o scdere - pe dou ci - a nivelului n y, inversarea semnalului fiind evident.

Funcia I-NU (NAND) a circuitului fiind demonstrat, tabelul de adevr 3.8 este verificat.

3.2.1.3.3. Poarta NOR TTL

Schema porii NOR -TTL, fig. 3.17, se obine din cea a inversorului TTL prin dublarea etajului de intrare realizat cu ajutorul tranzistorului cu un etaj similar realizat cu i completarea etajului defazor cu tranzistorul , conectat n paralel pe circuitul de

ieire (colector emitor) al lui .

1T'1T'2T

2T

Funcionare:

Ca i n cazul porilor logice tratate mai sus, verificm funcionarea porii NOR TTL cu ajutorul tabelului de adevr 3.10.

Astfel, pentru x1=x2=0 logic, deci VIA=VIB= 0V, n bazele tranzistoarelor i nu vom avea mai mult de 0,7V ceea ce va implica imposibilitatea deschiderii celor dou triplete de jonciuni (BC1, BE2, BE3, respectiv BC1, BE2, BE3) ctre mas.

n concluzie, , i vor fi blocate, deci V0 va fi dat de relaia 3.9, iar y=1 logic.

V0(1) VCC - VBE4 - VD (3.9)

1T'1T

2T'2T 3T

Dac SAU x1, SAU x2, SAU ambele sunt 1 logic, tranzistoarele i se vor afla n RAI (regiunea activa inversa) iar , i se vor satura. Ca urmare V00V i y=0 logic.

Tabelul de adevr al porii NOR TTL, tab. 3.10, a fost integral verificat.

1T'1T

2T'2T 3T

3.2.2.4. Familia logic CMOS

O familie logic ideal, ar trebui s prezinte un consum zero n regim static, un tpd=0, fronturi controlabile la trecerea dintr-o stare logic n alta, imunitate la zgomot de 50% din diferena corespunztoare nivelurilor logice, etc.

Familia logic CMOS se apropie cel mai mult de o familie ideal, prin excelentele valori ale parametrilor si:

- putere disipat foarte mic n regim static (Pds=10nW, din cauza curenilor reziduali) i ceva mai mare n regim dinamic (Pdd=10mW, la o frecven de comutaie de 1MHz i o capacitate parazit Cp=50pF);

- timpul de ntrziere la propagare mic (tpd=2550ns) i dependent de valoarea tensiunii de alimentare i sarcin;

- o margine de zgomot de c.a. reprezentnd 45% din diferena de tensiune corespunztoare nivelurilor logice;

- o margine de zgomot de c.c. de 1V pentru orice valoare admis a tensiunii de alimentare VDD, pentru orice temperatur i pentru orice combinaie logic aplicat la intrare.

Ca i n cazul celorlalte familii de circuite logice studiate pn n prezent, creterea puterii disipate Pd (n cazul de fa, prin creterea tensiunii de alimentare) conduce la o scdere a tpd i, implicit, la o cretere a vitezei de lucru a circuitului.

3.2.2.4.1. Inversorul CMOS

Inversorul CMOS este prezentat n fig. 3.66 i se compune din dou tranzistoare MOS complementare, unul cu canal indus de tip n, Tn, i altul cu canal indus

de tip p, Tp.

Pe ochiurile de circuit de la intrarea schemei din fig. 3.66, putem scrie urmtoarele relaii:

VGSn=VI, (3.86)VGSp=VI-VDD, (3.87)

care ne vor permite o mai uoar nelegere a funcionrii inversorului.

n fig. 3.67 a, am suprapus cele dou caracteristici de transfer ale tranzistoarelor Tn i Tp, pstrnd (sub grafic) semiaxele iniiale VGSn i VGSp, iar n fig. 3.67 b, am prezentat caracteristica de transfer a inversorului CMOS, dedus din fig. 3.67 a i consideraiile care urmeaz.

Strile celor dou tranzistoare, corelate cu zonele I, II, , V, fig. 3.67, sunt prezentate n tab. 3.17.

Funcionare:

Explicarea funcionrii inversorului CMOS poate fi mai uor neleas evalund valorilerezistenelor active RTn i RTp ce apar ntredrena i sursa celor dou tranzistoarecomplementare, n fiecare dintre zonele I, II, , V.

Tensiunea de alimentare +VDD se va diviza pe rezistenele active RTn i RTp, v. fig. 3.68, tensiunea de ieire putnd fi calculat cu expresia:

(3.88) Tn

Tp

DDDD

TpTn

Tn0

R

R1

VV

RR

RV

+

=+

=

Presupunnd, pentru nceput, c ne aflm n zona (I) a caracteristicilor din fig. 3.67, cu x=0 i VI=VGSn=0

Similar, n zona V vom avea VI=VGSn=+VDD, fig. 3.67 a, Tn se deschide puternic (regiunea liniar) constituind o rezisten activ RTn de valoare redus, n timp ce, aa cum rezult din relaia 3.87, VGSp= 0V i Tp este blocat, oferind o rezisten activ .

Din relaia 3.88 rezult V0=0V, deci potenialul masei se transfer la ieire prin Tn i y=0 logic.

TpR

Funcia de inversor a circuitului a fost demonstrat, caracteristica de transfer din fig. 3.67 b a fost parial construit, iar tab. 3.17 parial completat.

n zonele II, III i IV, fig. 3.67 b, are loc tranziia dintre cele dou stri logice, astfel: - n zona II, fig. 3.67 a, IDn ncepe s creasc, punctul de funcionare al tranzistorului Tn intrnd n regiunea de saturaie a curentului de dren, n timp ce Tp lucreaz nc n regiunea liniar. Deoarece Tnconduce mai slab dect Tp, RTn>RTp, deci

i din relaia 3.88 rezult

fapt ilustrat n fig. 3.67 b.

1R

R

Tn

Tp

Curentul absorbit din sursa de alimentare este practic determinat de rezistena total RTn+RTp i evoluia sa poate fi urmrit, la o scar mult mrit, n fig. 3.67 a;

- n zona III, ambele tranzistoare se afl n regiunea liniar, determinnd o rezisten total RTn+RTp mai mic dect n zona II i genernd astfel un vrf al curentului absorbit din sursa de alimentare, fig. 3.67 a; la jumtatea acestei zone, Tn i Tp conduc n egal msur, RTn=RTp i din relaia 3.88 rezult

2

VV DD0 =

- n zona IV situaia se prezint simetric fa de zona II, rolul tranzistoarelor Tn i Tp inversndu-se; Tn intr n regiunea liniar, n timp ce Tp rmne n regiunea de saturaie a curentului de dren IDp, dar la valori mai mici ale acestuia. Vom avea RTn

2

VV DD0

3.2.2.4.2. NAND-ul CMOS

NAND-ul CMOS prezint schema din fig. 3.70 i este format din dou perechi de tranzistoare complementare: dou cu canal indus de tip n i dou cu canal indus de tip p. Pentru a pstra acurateea i simetria schemei, nu au mai fost desenate legturile dintre perechile de borne de intrare x1, respectiv x2.

Funcionare:

Cnd cel puin una dintre intrrile circuitului este 0 logic, cel puin una dintre tensiunile de intrare VIi este 0V i cel puin unul dintre tranzistoarele Tn1 i Tn2 va fi blocat. n acelai timp, n conformitate cu relaia 3.87, cel puin unul dintre tranzistoarele Tp1 i Tp2 va conduce (VGSp=-VDD) i potenialul +VDD se va transfera la ieire, rezultnd V0=+VDD i y=1 logic (v. primele 3 linii ale tabelului 3.18).

Cnd x1=x2=1 logic, VI1=VI2=+VDD i ambele tranzistoare Tn1 i Tn2 conduc. Relaia 3.87 implic VGSp=0V i tranzistoarele Tp1 i Tp2 vor fi ambele blocate. Potenialul masei se transfer la ieire prin Tn1i Tn2, deci V0=0V i y=0 logic (v. tab. 3.18).

3.2.2.4.3. NOR-ul CMOS

NOR-ul CMOS prezint schema din fig. 3.71 i tabelulde adevr tab. 3.19.

Funcionare:

Pentru x1=x2=0 logic, VI1=VI2=VGSn1=VGSn2=0V itranzistoarele Tn1 i Tn2 vor fi blocate. Conform relaiei 3.87, VGSp1=VGSp2=-VDD, iar tranzistoarele Tp1 i Tp2 vor conduce, transfernd potenialul +VDD la ieire. Se obine V0=+VDD, deci y=1 logic.

Este suficient ca una dintre intrri, sau ambele, s fie 1 logic, pentru ca unul dintre tranzistoarele Tn1 i Tn2, sau ambele, s conduc, respectiv unul dintretranzistoarele Tp1 i Tp2, sau ambele, s fie blocate. Potenialul masei se va transfera la ieire prin Tn1 i Tn2, sau ambele, astfel nct V0=0V i y=0 logic (v. ultimele 3 linii ale tab. 3.19).