Proiectarea Microsistemelor Digitale

1

Proiectarea Microsistemelor Digitale

Curs 5

2


3.4. Conectarea memoriei DRAM Circuitul IC41C1665 (IC41LV1665):

capacitate 64 K x 16 biţi, mod Fast Page: 256 accese la celule de pe aceeaşi linie, cu timp de

acces mic (12 ns), Scriere şi citire la nivel de cuvînt (16 biţi) sau la nivel de octet superior

(D8 – 15) sau inferior (D0 – 7) datorită existenţei a semnale de /CAS, Intrări şi ieşiri compatibile TTL, reîmprospătare:

interval: 256 ciluri la 4 ms, mod: /RAS-only, CBR (/CAS-before-/RAS),

alimentare: 5 V ± 10% pentru IC41C1665, 3,3 V ± 10% pentru IC41LV1665.

3


Terminalele:

Structură matricială:

Matrice decelule

A0 – 7 (adresă de linie)

/RAS

A0 – 7adresă de coloană /CAS

I/O0 - 15

4


Tipuri de capsulă:

5


Tipuri de operaţii:

6


Caracteristici de timp critice:

Ciclurile circuitului:

un ciclu la memorie este iniţiat activînd, la 0 logic, semnalul /RAS şi este încheiat dezactivînd, la 1 logic, semnalele /RAS şi /CAS,

ciclul de citire, ciclul de scriere, ciclul de reîmprospătare.

7


Caracteristici de timp:

8


Caracteristici de timp – continuare:

9


Caracteristici de timp – continuare:

10


Ciclul de citire: Este iniţiat de frontul căzător al aceluia dintre semnalele /CAS sau /OE care

soseşte mai tîrziu; /WE este la 1 logic, Adresa de coloană trebuie să rămînă stabilă un timp egal cu cel puţin tAR,

Datele la ieşire (Data Out) devin valide numai cînd toţi timpii tRAC, tAA, tCAC şi tOE sunt toţi satisfăcuţi,

Ca urmare, timpul de acces este dependent de toţi aceşti timpi.

Ciclul de scriere: Este iniţiat de frontul căzător al aceluia dintre semnalele /CAS sau /WE care

soseşte mai tîrziu; Datele de intrare trebuie să fie valide înaintea sau la momentul activării frontul

căzător al aceluia dintre semnalele /CAS sau /WE care soseşte mai tîrziu;

Există şi ciclu de citire – modificare – scriere;

11


Ciclul de reîmprospătare: Orice acces pentru citire sau scriere realizează şi reîmprospătarea dar

numai la celula adresată; Sunt necesare 256 cicluri la fiecare 4 ms, Există 2 moduri:

/RAS-only: pe intrările A0 – 7 se plasează, din exterior, succesiv, fiecare din cele 256 combinaţii iar pentru fiecare combinaţie se activează intrarea /RAS – reîmpropătarea se va face pentru toate cele 256 celule de pe o linie;

CBR (/CAS-before-/RAS); este pornit de frontul căzător al lui /RAS atunci cînd /CAS este deja activat; un numărător intern generează adresele de linie ca urmare intrările A0 – 7 nu sunt considerate.

Activarea alimentării: Iniţializarea circuitului durează 200 µs, 8 cicluri oarecari (activarea lui /RAS), Operare normală.

12


Diagrama ciclului de citire:

13


Diagrama ciclului de citire-modificare-scriere:

14


Diagrama ciclului de scriere:

15


Diagrama ciclului de citire în modul Fast Page:

16


Diagrama ciclului de citire – modificare - scriere în modul Fast Page:

17


Diagrama ciclului de scriere în modul Fast Page:

18


Diagrama ciclului de reîmprospătare (/RAS-only):

19


Diagrama ciclului de reîmprospătare (CBR):

20


Soluţii de conectare

UC

IC41C1665

DEC

A19A17

M//IO

A16...A1

CDRAM

/CS

/RD

/WR

/DENA0/BHE

/OE

A7...A0/RAS/UCAS

/LCAS/WE

D15..D0

I/O15..I/O0

21


CDRAM: Controller de RAM dinamic; sarcini: Multiplexează liniile de adrese primite de la microprocesor şi generează

A7 – A0 către memorii pentru accese normale de scriere şi citire; Generează adresele de rând pentru reâmprospătare; Generează semnalul /RAS pentru accesele normale şi pentru

reâmprospătare; Generează semnalele /UCAS şi /LCAS pornind de la A0 şi /BHE; Generează semnalul de comandă de scriere.

Avantaje: UC este degrevat de problema reâmprospătării; Simplificare a logicii de comandă.

Dezavantaje: Necesitatea unui asemenea circuit; Necesitatea programării unui asemenea circuit.

22


Soluţie fără CDRAM:

UC

IC41C1665

DEC

A19A17

M//IO

A16...A1

MUX

/DEN

/BHE

A0

/RD

/OE

A7...A0

/RAS/UCAS

/LCAS

/WE

D15..D0

I/O15..I/O0

LOGICĂ

23


MUX: Multiplexează adresele de linie şi de coloană, Are ca intrare şi /RAS.

LOGICĂ: Generează semnalele /LCAS şi /UCAS având ca intrări A0, /BHE şi /CS

de la decodificator; /LCAS şi /UCAS sunt întârziate din /RAS; Porţi.

Avantaje: Nu cere circuit specializat;

Dezavantaje: Mai multe circuite ca la soluţia anterioară; Reâmprospătarea trebuie făcută de microprocesor: trebuiesc executate

256 cicluri de acces, la rânduri, în max. 4 ms; pentru aceasta microprocesorul va trebui să: Genereze adresele de rând, Genereze /RAS fără /CAS.

24


Aplicaţie:

Să se conecteze la o UC cu microprocesorul 8086 în modul minim: 256 Kocteţi memorie fixă în zona superioară a spaţiului de adrese; 256 Kocteţi memorie SRAM la începutul spaţiului de adrese.

Soluţie: Se vor folosi 1 circuit Am27C2048 şi 2 circuite A616316; Harta memoriei este:

Circuit 1 A616316: 00000H – 1FFFFH, Circuit 2 A616316: 20000H – 3FFFFH, Am27C2048: C0000H – FFFFFH. Se va face o decodificare completă.

25


Tabelul este:

A

19

A

18

A

17

A

16

A

15

A

14

A

13

A

12

A

11

A

10

A9 A

8

A7

A

6

A5 A4 A

3

A2

A

1

C

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1

A

0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 2

A

0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Am

1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

26


Schema este:

8

Date post:	02-Feb-2016
Category:	Documents
Upload:	pillan
View:	33 times
Download:	0 times

Proiectarea Microsistemelor Digitale

Documents